SystemVerilog for Design and Verification using UVM: From RTL to Synthesis
Azadpour, Mark A.
103,95 €(IVA inc.)
- ISBN: 978-1-4614-1757-6
- Editorial: Springer
- Encuadernacion: Cartoné
- Fecha Publicación: 04/07/2015
- Nº Volúmenes: 1
- Idioma: Inglés